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全数字PLL时钟倍频器
托马斯·奥尔森和彼得·尼尔森
瑞典隆德，隆德大学，电子科学系，邮政信箱118 SE-22100
Thomas.Olsson@es.lth.se Peter.Nilsson@es.lth.se
摘要
本研究是基于完全集成数字PLL作为时钟乘法电路的设计和制造。该PLL没有片外元件，而是在大多数的数字标准单元库中选取其中一个基本单元。因此，它仅是作为一个进程之间传递的IP模块。本设计使用0.35微米标准CMOS工艺，在3.0V的电源电压时，PLL的频率范围为152MHz至366MHz，并占用一个约0.07平方毫米片上的面积。此外，由于本设计中全数字锁紧接着的下一个版本是综合的VHDL代码，从而减小了数字系统仿真过程的变化带来的不便。
1简介
PLL作为时钟数字IP模块被广泛应用于锁相环电路中。传统上， PLL是作为构建模拟量的一个局部模块。但是，在一个数字复杂的环境中集成模拟PLL模块是具有一定难度的。另外，模拟PLL对工艺变化也很敏感，因此必须针对每一个新的过程对其进行重新设计。 在文献[1]和[2]中提出了强大和易于实现的全数字化无相位锁定时钟倍频。这些时钟乘法器产生一个固定的幅度一个空闲一个外部参考时钟信号的每个周期中的周期数。对于许多数字应用来说，使用这种简单的时钟发生器可能是一个解决方案。然而对于许多应用来说，在同步片上通信的实例中，为了确保正确的功能使用一个PLL还是必要的。
本文提出实施数字PLL。数字PLL被设计作为一个标准单元库描述的IP模块网表。对于大多数的数字化应用，标准单元描述的PLL设计包括PLL技术之间更为简单，从而简化了设计。
图1 PLL模块结构图
如图1中所示，锁相环（PLL）模块结构由相位检测器，环路滤波器，振荡器和分频器组成。
对数字PLL来说，相位检测器是一个稍微修改的标准IV型检测器，环路滤波器由一个计数器和一个数字递归滤波器组成，振荡器是一个数字控制振荡器（DCO）。
本文由两个主要部分组成。首先，是对描述执行的全数字锁相环的测量结果。其次，一些做了根本性的改善的地方的第一个迹象进行了讨论。这些改进是描述PLL可综合的VHDL代码和改进的相位误差测量。
2设计概述
图2是全数字锁相环的块结构。计数器相位检测器的控制，这时在此配置中的时钟是“CLK_OUT”。
时钟信号除以该DCO的输出的乘法因子，然后进行比较最为参考香味。得到的相位误差被转换成数字信号在一个时间 - 数字转换器（T2D）。“UPDATE”从相位检测器的信号用于时钟的寄存器，并重置计数器。
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